Verilog HDL程序设计教程程序

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Verilog HDL程序设计教程程序moduleadder4(cout，sum，ina，inb，cin);
output[3:0]sum;
outputcout;
input[3:0] ina，inb;
input cin;
assigncout，suminainbcin;
endmodule
例 3.24 位计数器
modulecount4(out，reset，clk);
output[3:0] out;
inputreset，clk;
reg[3:0] out;
always ###(posedgeclk)
begin
if (reset) out<0; //同步复位
else out end
endmodule
例 3. 34 位全加器的仿真程序
`timescale1ns/1ns
`include"adder4.v"
moduleaddertp; //测试拈的名字
reg[3:0] a，b; //测试输入信号定义为 reg 型