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凹印制版雕刻数据同步控制的FPGA实现

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  • 发布时间:2014-08-24
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由于制版图像需要实时高速传输到控制器中,因此可将经过压缩的制版图像文件按照数据流的形式实时解压缩,经过排序运算后形成可用于高速控制器直接加工的数据,然后分块传输到下位机的数据存储器中。在将静态的制版图像文件以动态的数据流形式传送过程中,为实现图像数据与加工进度的同步,需要根据图像特征和加工进度来动态调度传输速度和传输量,保证数据传输的稳定性和实时性,因此需要研究高速大容量数据流的传输。

雕刻运动控制是雕刻控制系统的关键,也是凹印制版质量的重要影响因素。为了实现FPGA对SRAM的存蓉制,将采用VHDL硬件描述语言对其内核拈进行编程,控制SRAM的工作时序来实现整个FIFO系统的先进先出存取模式。

2控制系统结构雕刻运动控制是雕刻控制系统的关键,也是凹印制版质量的重要影响因素。总体而言,该部分主要由五大拈组成,以雕刻控制拈为控制核心,其他工作拈分别是接口通信拈、图像数据同步处理拈、三轴运动控制拈和雕刻控制字拈。主要完成大规模图像数据的传输和同步控制,雕刻控制参数的传递和雕刻动作控制指令的下达,以及三轴运动控制拈的周向、轴向和径向运动速度和位移的精密控制。此外,系统通过旋转编码器的返回的脉冲信号形成局部闭环来完成对刻刀雕刻动作的精确控制,并处理光电码盘返回的索引信号进行滚筒周向的定位实现图像起点-致,同时处理限位开关返回的中断信号来防止雕刻头超出正常工作范围。

综合考虑雕刻控制系统的整个过程,各拈的结构关系,如图1所示。由于此部分工作对实时性要求很高,且存在大量的多任务处理工作,合适在嵌入式平台完成,规划在嵌入式控制卡FPGA内完成。

如图 1所示,总线接口拈需要处理雕刻控制参数和雕刻来稿日期:2012-03-03基金项目:广东省重大科技专项(2009A080202001)作者简介:董望成,(1987-),男,湖南衡阳人,在读研究生,从事精密制造及计算机应用和嵌入式系统方向的研究;周照耀,(1965),男,湖南南县人,教授,博士生导师,主要从事模具设计与制造,金属塑性加工和数值模拟180 机械设计与制造No.1Jan.20134读写拈的实现数据写入拈电路原理图,如图4所示。其中nRESET为复位端口,wrp为写请求端口,F1为满标志信号,DEn-1.0]为外部数据输入 口,WADDR[19.0 3为写入存储地址端121,IO[n-1.O]为FPGA与SRAM内部数据交换端口,WE为SRAM写使能信号控制端口。

wr controlnRESET W ADDR[19.0]CU rp loin~1 0]n F1 cLK wEF1 dataKIn-1.0]inst图4数据写人拈图Fig.4 Data Writing Module Chart数据的写入原理是:当产生的内部写请求信号wpulse(低电平有效)进人数据写拈后,FPGA开始将外部端121 D[15.0 3的数据输入,并根据两地址指针算法计算出SRAM存储地址。在数据写入SRAM的时候,必须按照HY64UD16162B-I芯片的读写时序进行操作,将存储地址通过 WADDR[19.0]传输到SRAM,同时控制SRAM的WE写使能端口使数据通过10[15.0]口自动写人 SRAM。

数据写入SRAM时的时序图,如图5所示。当Wpulse请求信号为拉为低电平 0时,数据写拈开始接受外部输入数据DATA1、DATA2、DATA3,同时为数据分配存储地址 Addressl、Address2、Address3,然后配合控制SRAM写入使能WE信号,当WE处于下降沿时,会触发数据写入,由图中所示,每次WE下降沿时外部输人的数据都会通过 IO[15.01端口写入到 SRAM中,图中 VALID DATA1、VALID DATA2、VALID DATA3就 是 写 入SRAM数据。

Write BtimeI.------lWpulse ] D[1 15]w E图 5数据写入时序图Fig.5 Data Writing Time Diagram数据读拈电路原理图,如图6所示。其中,nRESET为复位端口,rdp为读请求端口,RCLK为读时钟信号端口,E1为空标志信号端口,R-ADDR[19.0]为数据读出的存储地址端口,OE为SRAM读使能信号控制端口。

rd controlrdp nRESET OERCLK rdp R ADDR[19-0]E1 RCLKE1instl0图 6数据读出拈图Fig.6 Data Reading Module Chart数据的读出原理和写入有所相似,当产生的内部读请求信号rdp(低电平有效)进入数据读拈后,将根据两地址指针算法计算出SRAM中输出数据的存储地址。在数据从SRAM读出时,必须按照HY64UD16162B-I芯片的读写时序进行操作,将读出数据的存储地址通过RADDR[19.0 3端口输入SRAM,同时控制SRAM的OE读使能端口使数据从SRAM中读出。

Read access time1.----VAUD DATA1XvALID DATA2)(VALID DATA图 7数据读出时序图Fig.7 Data Reading Sequence Diagram图7中所示为数据读出SRAM的时序图,当rdp读请求信号为拉为低电平0时,数据读拈对SRAM读出使能信号OE进行控制,当OE处于下降沿时,首先触发拈通过两指针算法生成读出数据的存储地址 AddressI、Address2、Address3,然后SRAM在读出使能信号OE的驱动下,将存储在地址Address1、Address2、Address3中的数据 VALID DATA1、VALID DATA2、VALID DATA3通过 SRAM的数据外部输出端口Q输出,当rdp读请求信号拉为高电平 1时,数据读出结束。

5读写控制时序测试衡量-个FIFO系统的性能主要是其数据存储传输的速度以及其数据读写的准确度 ,因此将利用 QuartuslI仿真平台对FPGA和SRAM集成的FIFO缓冲存储器进行电路波形测试和功能验 正。

图8 FPGA内核的RTL门级电路图Fig.8 RTL Gate Level Circuit Diagram of FPGA KernelL; 眦No.1Jan.2013 机 械 设计 与 制造 181其中,FPGA和 SRAM器件都可以在软件的 MegaWizardPlu -In Manager器件拈库中被调用,将编辑的VHDL代码下载到FPGA器件中的相应拈,经过软件编译综合生成 RTL门级硬件电路,FPGA内核的 RTL门级电路 ,如图8所示。

数据写入时序波形,如图9所示。写时钟频率为50MHz。其中 RST为复位端口 (低电平有效 ),WEN为写使能端 口,WCLK写时钟信号输人端口,DATAIN为外部输入数据端口,A为数据写入SRAM的存储地址端口,10为即将写入SRAM的数据端口,E为读空标志端,F为写满标志端。WE(低电平有效)为FPGA对SRAM的数据写控制端,当WE被 FPGA拉为低电平时,IO端 口中的数据将按照 A中的地址写入 SRAM。

图9 FIFO数据写入时序波形图Fig.9 FIFO Data Write Timing Oscillogram为了检验FIFO数据写入情况,在测试时依次从外部输入0-39四十个数据,由图4-16中可得,写入的数据依次存储在SRAM的(O~39)的存储单元中,即验证了数据写入和存储。而SRAM存储单元40以后是内部默认设定的数据 0000或FFFF(65535 o数据异步读写时序波形测试图,如图 1O所示。写时钟频率为50MHz,读时钟频率为33MHz。在测试端1:3中增加了数据读使能REN信号端和数据读时钟RCLK信号端口。首先,写使能WEN为低电平有效,数据0001”、0002”、0003”、0004”通过DATAIN端口从外部输入,读空标志E由高电平为低电平,验证数据已存人,FIFO为非空状态;然后写使能WEN拉高无效而读使能REN拉低有效,数据0001”、0002”、0003”、ooo4”通过SRAM的输出端口Q依次读出,读空标志信号端E再次置位为高电平,即写入的数据全部被读出,即验证了数据先进先出的存储模式。

图 1O数据异步读写时序波形图Fig.10 Data Asynchronous Reading and Writing Time Oscillogram图 10所示右侧为三轴电机加减速控制曲线,三轴电机完成加速的时间分别为0.48s、0.9s和2.Is,系统响应速度快,能实现快速加减速,实测速度与速度指令的偏差控制在±3%。由图可知,该加减速控制曲线过渡平滑,各阶段分布合理,而且根据系统需要可以调整加速度变化率,以同时满足稳定性和高效性的要求。该设计方案不仅适应于本试验样机,并且适合高速加工设备和数控设备等多个领域。

6结论为解决凹印制版雕刻控制中大规模数据在嵌入式系统中高速传输和缓冲处理,提出-种由FPGA和SRAM集成 FIFO缓冲存储器的设计方案,经过器件测试平台的测试和验证,方案合理可行。主要工作和结论如下:(1)提出高速大容量FIFO缓冲存储器的总体硬件架构,然后根据其性能要求进行器件的选型,由于加工过程中的数据量十分庞大,需要有足够大容量的SRAM来支持,因此选用某公司具有 16M的存储容量的HY64UDI6162B-I,且选用某公司的cyclone系列 EP1C12Q240,使得整个 FIFO系统在存储传输中具有较高的速度。(2)对 FPGA内核软件拈进行设计和编程,其中包括内部读写信号产生拈、数据读拈、数据写拈、存储地址产生拈、空满标志产生拈等,并对其各个拈的功能和作用进行了重点阐述。(3)利用 Quartusll实验仿真平台对整个FIFO系统的读写工作进行波形测试和性能验证。经过测试 ,此 FIFO系统性能能够满足实际加工控制中的要求,读写时钟最高频率可达 60MHz,FIFO容量为 16Mbit,是专用FIFO芯片的内存容量的数百倍,

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