一种基于FPGA的多路高精度加速度计数据采集系统设计

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加速度计作为惯性导航系统中的核心部件，其输出精度直接影响导航系统的精度，而现在用的较多的石英加速度计-般输出的是模拟电流，对其电流值的测量精度将直接影响加速度计性能的发挥。

I/F(电流频率转换)电路由于其不丢失任何信息而在加速度计模数转换中获得了很好的效果 j，但由于导航的特殊要求，测试不仅要求有很高的精度，还要保证-定的采样速率。虽然在理论上 I/F电路可以测试任意小的电流，但由于受采样率的限制，在输入为小信号时表现不佳。

在分析I/F转换电路原理的基础上，针对L/FAD对导航计算机要求高的问题，提出运用 SOPC技术，在 FPGA内部产生了高可靠性的625 kHz的频标 和带有 Avalon总线接口的计数器，利用功能强大的FPGA实现 I/FAD的方案来提高小信号的测试精度，该系统在不改变 /F电路优点的基础上添加了ADFPGA的方案，利用添加了自定义浮点指令的 NIOS I软核处理器来完成数据的融合，2012年 8月 10 收到第 -作者简介：邵伯川(1987-)，男，河南南阳人 ，硕 f，研究方向惯性系统及测试。

1 系统总体方案设计1.1 电流积分型 I/F转换原理电流积分型 I/F电路就是利用电流在积分器上积分产生电压。当电压达到-定的值后，使其后的比较器发生翻转，送给触发器-个跃变信号。触发器送给计数器-个计数脉冲，同时触发器输出信号控制恒流源对积分器进行反向充电，积分器上的电压低于比较器上的电压后，比较器翻转，恒流源停止反向充电。实质上 I/F转换电路是-种通过量化电荷对积分电容上的电荷进行释放 ，通过获得单位时间内量化电荷的个数来测得电路中电流的大小模数转换电路。

当I/F电路用在加速度计用在导航系统中时，设其输出刻度因数为10 kHz/g，加速度计的输出范围为 10～～30 g，则对应 I/F电路的输出范围为0.01 Hz到 300 kHz。由于导航算法的需要，测频方式-般采用定时计数的方式，可以看出在接近加速度计分辨率的输出时，I/F转换电路的实时性和精度很差，导致加速度计精度的提高对系统的性能的提高受到-定限制。

35期 邵伯川，等：-种基于FPGA的多路高精度加速度计数据采集系统设计图 1 系统方案原理框图1.2 I/FAD方案设计在导航系统中，由于导航计算的需要，利用I/F对数据进行采集时，其测频计数方式为定时计数。

当加速度计输出为小信号时，I/F转换电路输出频率很低，由定时计数带来的测量误差很大。虽然可以采用累计计数的不丢脉冲方式计数，但由于得到的信息不是实时的，特别是在捷联系统中会给系统造成较大误差。当加速度值很小时，还会产生在闸门时间里没有脉冲，造成盲区 J。

利用I/FAD的方案的思想是在不丢失信号的基础上提高电路对小信号测量的实时性和精度。

当I/F电路的输出频率低于某个值时，比如计算出对应的加速度计输出低于 10 g时启动 AD。在每次计数闸门时间到来的时候，利用 AD采集此时积分器上的电压值，利用和采集获得的电压值相减获得没有没释放掉 的电荷，剩余 电荷除 以量化 电荷4 ，即得到采样周期内未被量化的电荷 占-个量化电荷的比例，计数值和计算值相加即可得到准确的电荷数。

其具体的方案如图1所示。在传统 I/F电路的基础上加入 AD采集拈，并利用 FPGA实现计数测频、AD接口、频标产生及最后的组合计算。

电路工作的时序如图 2所示，T T为采样周期。有电荷平衡原理可知，在 周期内电流充电的量化电荷数为：-Ⅳ -Ⅳ (1)则周期 内的电荷平衡方程为：Ⅳ，Q；IJ Ix： (2)≠。

式(2)中Ⅳ为在周期 内计数器计数值、 为频标周期、I为恒流源电流值、△M为两次测得的电压差。

容易看出△M是有正负的。在周期 内出现了即闸门时间落在了放电的时刻内，如果按照上面的公式显然无法得到正确的结果〖虑到是在加速度计输入小电流的时候引入的 AD采样，即Ix <<，。

因此可以采用放电结束时的电压来代替采样时问点上的电压值以便得到更可靠的结果。为此利用逻辑电路产生-个在计数脉冲到来时的二倍频的控制检测信号，只有当采样时刻到来且此时二倍频控制检测信号为低电平时才能启动AD采样，控制检测信号即为图2中最下面的ADcs。

-l--T-. L--. j二--..-二 ll 1门几几 1门几几f I几n n阿几n r]nI !t n ～I II tI ： I图2 电路工作时序2 器件的选择1)积分器的性能是影响I/F转换电路精度的重要因素之-。运算放大器偏置电流、失调电压、温度漂移都是影响其性能的重要因素 ，运算放大器选择了具有自稳零、低漂移的 AD8638，其失调电压9488 科 学 技 术 与 工 程 12卷3 V，温度漂移为4 nv/%，失调电流只有几个 pA。

积分电容的选择了聚四氟乙烯(cF)电容，温度系数为0.02%/C，泄漏电阻大，漏电流校2)由于加速度计输出的电流为双极性电流，在电容器上充电会产生双极性的电压值，因此比较器需要有两个电压，根据设计要求，比较器的响应时间要 小 于 频标 周 期 j，现 选择 高 速 比较 器AD8611，其比较时问只有 4 lqs，对系统造成的误差叮忽略 。

3)恒流源的稳定性是影响I/F转换电路精度的-个重要因素，电流的大婿定了每个量化反向脉冲所代表的电量，所以在这里选用具有自动补偿温度漂移的恒流源设计电路。为缩短开发周期，选择了为了缩短开发周期，采用青岛半导体研究所的JTH1l1芯片。

4)考虑到所需要的计算量较大，为了便于实现多路加速度计信号的采集，选用了Ahera公司生产的EP2C70F672，其内部集成68 416个逻辑单元，1M的存储单元和300个9位的乘法器，4个锁相环，完全能满足大部分片上系统的需要。 。

5)AD采集电路的作用是配合I/F电路获得高精度的电流值，并在输人为微小电流时增加采集系统的实时性以满足系统需要。由与采集的是规定时刻的电压值，因此测量的精度不仅与 AD采样的精度有关，还与采样速度有关。应选择位数适中速度快的 AD，综合各方面的因素，选择 了 l4位 的AD7367-5，采样速度为 500 ks/s，可选择双极性输入，具有两个核，可以同时进行两路转换，能够满足系统要求。AD电路原理如图3：3 FPGA内部拈设计FPGA主要完成四项任务：各种频标的产生、埘频率量的测量、采集 AD数据、完成融合算法。

3.1 频标拈频标是采集系统的时间基准，它起着给量化恒流源给电容器充电电荷数，为计数器提供闸门时问，为 AD提供触发转换信号的重要作用。由于NIOS I可以工作到150 MHz，其系统始终选择50 M的晶振经 PLL锁相环倍频得到。为了提高系统的精度，引入了 5 MHz的带温度补偿 的高稳定度晶振，经 8分频得到 625 kHz的标频，可以满足系统需要 。

3.2 计数测频拈在导航过程中，导航算法要求加速度计的数据要被同步采集，即在多路脉冲信号采集器中各路计数器启动后，在每个采集时刻到来时，必须先将采集器中的所有计数器的计数值同时锁存，然后再分时读出已被锁存的计数值 j。获绕数值的操作不影响计数器本身的计数过程，即在导航时if-数过程是连续的，这样使在-个闸门时问内计数器可能产生的±1”误差减小采对集系统连续工作时精度的影响。其主要包含脉宽检测拈，计数及锁存模块和Avalon接口 。封装完成的三路加速度计的6路脉冲采集拈如图4所示。

图3 AD采集电路图营9490 科 学 技 术 与 工 程 12卷5 结束语该设计结合 SOPC技术提出了在杏速度情况下加速度计信号采集的实时性和精度之间的矛盾解决方案。利用单片 FPGA完成了系统计数及AD采集，并利用软核 NIOS II完成系统数据的融合，数据直接传送给导航计算机，减少了导航机的计算量。由于采用了 IP核技术，方便系统的移植，剩余资源还可以完成系统的-些扩展功能，为工程应用提供了-种较好的嵌入式高精度数据采集系统解决方案。