基于NIOSⅡ便携式信号发生器设计

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信号发生器是电路测试和设备检测过程中不可缺少的电子仪器，在通信、i贝0量、教学、科研等领域有着广泛的应用。传统的信号发生器大多都是台式机，而且大部分都是采用专用芯片或单片机作为控制核心，具有携带不方便、成本高、控制方式不灵活、不便于升级的缺点 J。本系统采用 DDS(直接数字频率合成)技术通过SOPC系统在-个 FPGA芯片上实现了-种频率可调的信号发生器，能输出标准的正弦波、三角波、方波和锯齿波。具有携带方便、成本低、性能稳定、系统灵活、精度高、便于升级的优点。

1 DDS原理DDS(直接数字频率合成)技术就是利用累加器原理直接合成所需要的波形，DDS模型主要包括相位累加器、波形存储器、DAC和低通滤波器组成等收稿日期：2012-12-25 修改日期：2013-0l-294部分，DDS电路的数字部分主要由相位累加器，波形存储器 ROM查表完成 。DDS的原理框 图如图 1所示。

频率控制图 1 DDS原理框 图系统时钟是-个稳定的晶体振荡器，用它来同步合成器的各组成部分。相位累加器在每-个系统时钟输入的时候，相位增量就累加-次，相位增量由频率控制字(F1w)决定。如果计数大于 、r，就会 自动溢出，此时把后面的 Ⅳ位数字保留在累加器中。

相位累加器输出的相位值到正弦幅度值的转换由正第4期 王学力，任全会：基于 NIOS I1便携式信号发生器设计 479弦查询表实现。正弦幅度值的数字量通过 DAC转换为模拟量，最后滤波器进-步平滑近似正弦波的锯齿阶梯，从而得到-个很纯净的正弦波信号 J。

输出波形的周期 和频率厂0分别为：2Ⅳ (1)fo舞：等 (2)其中 是系统时钟周期 是系统时钟频率，P胁是频率控制字的值4 J。

频率合成器的分辨率通常用频率增量表示，由式(2)可得到 DDS的分辨率：i ： (3)最低的合成频率就是这个增量，奈奎斯持抽样定理限制了最高的基波合成频率(至少每周抽样两次才能重构模型)所以有：f (P细2 ) (4)在实际的应用当中，最大的输出频率是系统时钟频率的40%。信号发生器采用 DDS技术很容易实现 。

2 系统硬件设计2.1 系统整体硬件设计本设计是基于 NIOSⅡ系统实现的。整体框图如图2所示，包括：时钟电路、AD电路、在 FPGA上实现的 NIOS I1系统、FLASH芯片、SDRAM芯片、EPCS16、键盘。FPGA选用 Altera公司的 cycloneⅣGX型 FPGA。系统的控制和数据处理由NIOSⅡ系统完成，所得数据通过 D/A转换和滤波送人示波器或者 Pc机进行显示。使用 SOPC Builder开发平台完成 NIOSⅡ系统的定制 。

5 . 厂/ EPCS16 1控制器r I... ..... ..... .....-J网 喝 I软核 誉 处理器l否EPCS16 I键盘l 塞 l控制器II................. . J网 擅 EPCS16 1控制器r L---SOPC V 图 2 系统总体框 图2.2 DDS拈设计DDS拈用软件实现，以正弦波为例，输出波形 Sout为：S AsintotAsin(2矾 t) (5)式(5)中时间 t是连续的，用系统时钟对 t进行抽样，设正弦波的相位 02 t。，此时在-个时钟周期内0的变化量是：A02rfo tLlk2 t/folk (6)把-个周期切割成 2 份，每个时钟周期相位增量的可用量化值 为：B△ A0/21r2 (7)正弦波的当前相位值可以通过相位的量化值进行累加运算得到。累加的相位增量量化值决定了信号的输出频率。

fo △Jc /2 (8)使用 DDS实现三角波、方波和锯齿波就更容易了，只需改变相位增量的0”，1”值就能得到相应的方波、三角波和锯齿波 J。

该拈使用Verilog HDL语言直接编程，能完成频率控制字的相位累加器和截断输出，这样就能实现波形数据的输出和频率调制，是系统的核心拈。