一种多功能数字电子钟的设计

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时间对人们来说总是那么宝贵，时钟，是人们生活中-种必不可少的工具，在当今世界，工作忙碌和繁杂的同时，使得人们对效率的要求越来越高，时钟在人们的生产、生活、学习等多个领域得到了广泛的应用。20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进-步提高，产品更新换代的节奏也越来越快。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。设计-种数字钟及扩大其应用，有着非常现实的意义。

本电路主要运用数字电子技术的知识进行设计，用中规模电子集成块74LSXX实现数字钟功能，包括计时、较时、等功能。

2总体设计方案数字电路系统由-个主体电路所组成。主体电路完成数字钟的基本功能。数字电子钟的逻辑框图如图 1所示，它由石英晶体振荡器，分频器，计数器，译码器，显示器和校时电路所组成。

21设计思路系统的工作原理是：振荡器产生的稳定的高频脉冲信号作为数字钟的时间基准，然后经分频器输出标准秒脉冲。秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照24翻1”的规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时可以用校时电路校时、校分。扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。

2.2总体设计框图图 1数字钟逻辑方框图3设计原理分析整个电路是由功能部件或单元电路组成的。在设计这些电路或选择部件时，尽量选用同类型的器件，如所有功能部件都采用rrL集成电路或都采用 CMOS集成电路。整个系统所用的器件种类应旧能少。下面介绍各功能部件与单元电路的设计。

3.1振荡器振荡器是数字钟的核心，振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。-般来说，振荡器的频率高，计时精度越高。本电路采用集成电路(5C702)中的晶体振荡器电路，常颧振的频率为32768Hz，因其内部有 15级2分频集成电路，所以输出端正好可得到lHz的标准脉冲。

3.2分频器分频器的功能主要有两个：-是产生标准的秒脉冲信号；二是提供功能扩展电路所需要的信号。由于石英晶体产生较高的32768HZ的频率，而电子钟所需要的是-个秒脉冲，所以必须经过3次 16分频，再经过 1次 8分频，最后得到秒脉冲信号。这里选用4片中规模集成电路计数器74 161可以完成上述功能。

因每片为 1/16分频，4片级联则可获得所需要的频率信号，即第 1片的QD端输出频率为2048Hz，第 2片的 QO端输出为 128Hz，第3片的QD端输出为8Hz，第4片的QD端输出为1HZ脉冲送给记数电路。

33分 十数器由于电子钟有秒，分，时组成，分别为60进制和24进制。分和秒计数器都是模 M60的计数器，采用中规模集成电路十进制计数器至少需要2片，个位是十进制计数器，十位是六进制计数器。秒计数器结构：个位(1)为十进制，十位(2)为六进选用 74LS290作十位计数器，74LS290作个位计数器，再将它们进行级联，即个位的最高位 QD联到十位的CPA端。组成 M60的计数器。个位十进制计数器经过十个脉冲循环-次，每当第十个脉冲来到后，QD由1变为0，相当于-个下降沿，使十位六进制计数器计数。个位计数器经过第-次十个脉冲，十位计数器计数0001”∮着，立即清零，个位和十位计数器都恢复为0000”。这就是六十进制计数器。分计数器的设计和秒计数器的设计相同，这就不再熬述。

34时计数器的实设计时计数器采用 24进制计数规律为000102加3-222300-01-”。

先将两芯片均接成十进制计数器，然后将他们连接成 100进制计数器，在此基础上，再借助74LS290的异步清零功能，用反馈清零法将片5的Qc和片6的 QB分别接至两芯片的RO(5)和R0(6)端，在第24个计数脉冲作用后，计数器输出为 00100100状态，片 6的 QB与片(5)的Qc同时为 1，使计数器立即返回到00000000状态。状态00100100仅在较短的瞬问出现-下。这样，就构成了二十四进制计数器。

3.5译码显示电路译码显示电路的作用是将时分秒计数器输出的4位二进制代码翻译并显示出相应的十进制数，通常译码器与显示器是配套使用的。在此选择共阴极发光二极管数码显示器 BS202，译码驱动选配74LS48。7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。该集成显示译码器设有多个辅助控制端，以增强器件的功能。

3.6校时电路设计当数字钟接通电源或者计时出现误差时，需要校正时间 (或称校时)校时是数字钟应具备的基本功能，-般电子手表都具有时、分、秒等校时功能，为使电路简单，这里只进行分和小时的校时。对校时电路的要求是：在小时校正时不影响分和秒的正常计数，在分校正时不影响秒和小时的正常计数，校时方式有快校时”和慢校时”两种：快校时”是通过开关控制，使计数器对 1Hz的校时脉冲计数；慢校时”是用手动产生单脉冲作为校时脉冲。s1为校分”用的控制开关，s2为校时”用的控制开关，校时脉冲采用分频器输出的1Hz脉冲，s1和s2分别为零时可以进行快校对。要注意的是，校时电路是由与非门构成的组合逻辑电路，开关s1或s2为0”或1时，可能会产生抖动，接电容 C1、C2可以缓解抖动。

4电路的装调由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每-级是指组成数字钟的各功能电路级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时，如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。通常用几十微法的大电容与0.01uF的小电容相并联。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。