基于SOPC的人体脉搏信号的测量

脉搏即动脉搏动，指心脏收缩时，由于输出血液冲击引起的动脉跳动。

现有的脉搏测量仪器大多是基于单片机来设计的，功能单-，测量结果不够精确，而且系统不能进行升级。为此设计了-款基于可编程片上系统的人体脉搏测量系统，此系统是基于FPGA嵌入式 IP软核的SOPC系统，这类系统解决了将IP硬核直接植入 FPGA的方案中无法根据需求裁剪处理器硬件资源导致的FPGA器件价格偏高的缺点，采用了NiosI软核处理器，在 Quartus I和SOPC Builder中根据设计要求对Nios I软核及其外围设备进行构建，使嵌入式系统在硬件结构、功能特点、资源占用等方面满足设计需求。

收稿日期：2012-07～23作者简介：程光伟(1957)，男，辽宁省本溪市人，西安工业大学电子信息工程学院副教授，学士学位，主要研究方向为通信与电子信息。

该文主要完成脉搏信号的采集调理，信号初步处理及 Nios II软核的搭建。

1 设计原理用户通过对上位机的相关操作控制脉搏传感器采集人体脉搏信号，由于脉搏信号有低频强噪的特性，所以必须在将信号送入 FPGA前对信号进行-系列放大和滤波处理，以得到-个准确的脉搏信号。

与此同时，SOPC接收来自上位机的指示，启动 A/D对脉搏信号进行模数转换，转换后的数字量送到SOPC做相应的数值比较、数值计算等处理，并将处理结果送到上位机显示，同时存储脉搏数。系统结构如图 1所示。

图圉囡图 1 系统框图2012年第6期 工业仪表与自动化装置 ·105·2 系统的硬件设计脉搏采集选用 PVDF压电传感器，脉搏信号为超低频信号，极易引入工频干扰，采集到的脉搏电压信号幅度通常在0-20 mV之间，前置放大电路选用 AD620作为核心元件，可通过调节 1脚和8脚之间的外接阻抗 R 使得放大倍数在 1-1 000之间任意调节。中间带通滤波器主要滤除50 Hz的工频干扰，选用双运放LM358，选择合适的电容使得频率在0.048-34.8 Hz之间的信号可以安全通过，而滤除之外的信号。次级放大的目的是把信号放大到适合A/D转换的电压要求。硬件电路如图2所示。

。 - 骥 。： ： 吩 ： ～0. 03 。 。 口 180 Q3 SOPC平台的构建系统的平台是基于 SOPC技术来构建的，项目使用 DE2板开发，DE2开发板的核心芯片是EP2C35F672C6，提供 50 MHz和27 MHz的时钟源。

A/D转换器采用 MAX197，该芯片是多量程(±10 V，±5 V，0-10 V，0-5 V)、8通道、12位高精度的 A/D转换器，转换时间为6/xs。从精度、采样率、分辨率来看均符合设计需求。

图3是系统的SOPC平台设计框图，PLL拈利用锁相环产生 SDRAM，MAX197等的时钟信号。

MAX197控制拈用来对脉搏信号进行数字量的采集。脉搏计数拈利用脉搏信号经过 A/D转换后的数字量(0-4 095)，首先根据DE2提供的时钟信号设计60 S定时器，同时设计-个数字比较器，并设置合适的阈值，使得输出与脉冲波同周期的方波信号，最后对方波信号进行60 S的计数，就可以计算出人体每分钟的脉搏跳动的次数。

FPGA亘塑I !!T- NiOsIl脉搏计数拈 t图3 SOPC平台框图3.1 脉搏测量拈图4是利用 VHDL编写的脉搏测量拈，其中datain[11..0]是从A/D输出的脉搏信号的数字量，threshold是比较器的阈值，sig是经过比较器的与脉搏波同周期的方波信号。因为 DE2板提供50 MHz的时钟信号，FP50M拈和 count60拈的功能是完成60 S的定时器。最后jishu拈完成的是方波信号的计数，tkeepl[3..0]是计数器的个位，tkeep2[3..0]是计数器的十位，tkeep3[3..0]是计数器的百位。这3个信号送人 Nios I处理器中进行存储和组帧送入上位机。

. - 图4 脉搏测量拈3.2 Nios II软核的定制SOPC Builder是 Nios I软核处理器的开发包，用于实现 Nios I系统配置，生成与 Nios I系统相关的监控软件和调试平台。

Nios I软核处理器是整个系统的核心，可根据需要进行系统定制。通过 SOPC Builder可进入 NiosI系统的图形化配置界面。在这个界面下，可 向Nios I软核选择合适的CPU、存储器以及添加需要的外围组件，并定制和配置它们的功能，分配外设地址及中断号，设定复位地址，最后生成系统。系统定制的 Nios I软核如图5所示，包括 Nios I CPU、SDRAM接 口、UART接口、JTAG UART接口、EPCS接口、定时器以及-些自定义 PIO。

由于 Nios II软核有 3种类型可选，为了调试方便，系统采用Nios II/f型，该CPU占用1 400～1 800个逻辑单元。由图可知，SDRAM组件为SDRAM的接口，根据DE2上SDRAM的信息配置为数据位 16位，4个 BANK，12位行地址，8位列地址。JTAG· l06· 工业仪表与 自动化装置 2012年第6期UART组件为CPU的调试拈，在 Nios IDE中进行软件调试时需此组件。UART接 口用于接收、发送串行数据。EPCS器件可用来存储程序代码以及管理 FPGA的配置数据，并在上电时自动完成对FPGA的配置。其余定义的PIe组件包括控制A/D转换的端口，脉搏数据输出接口等。

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3 实验测试结果针对位进行压缩是-个低成本的信号压缩解决方案，将该结构应用于有9级的FIR滤波器；用Ver-ilog语言编程，设硬件管脚间距 0.25 Ixrn，采用并行运算结构，完成位块操作方式，用编译器合成。就其结果分析可知，其面积、迭代周期和延时积累与转置形式 FIR滤波器相比，其压缩后的面积只有原面积的22.8%，而迭代周期和延时累积分别为原有的47.8%和90.5%。另-方面，完全并行运算有较高的速度；迭代周期甚至比转置形式运算速度快0.8 ns(5.6 ns比6.3 ns)，并且面积只是原来面积大小的81%。对于延时累积，减少了28.4%。

4 结论针对数据压缩的转置形式 FIR滤波器的结构，不能很好地随着维数的增加而增加。该文提出-种动态的基于位块操作数的压缩方法。效率来自于进位存储树形结构；内核是-个六变三压缩结构。实验表明，处理时间的延长仅和FIR滤波器系数的数量的对数成正比。该架构灵活，它可以折叠或展开，以便在各种设计过程灵活运用。实验结果表明，该滤波器新结构设计比传统基于乘法器的设计有-个更好的面积延时积。