SATA协议分析及其FPGA实现

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并行总线PATA从设计至今已快20年历史，如今它的缺陷已经严重阻碍了系
统性能的进-步提高，己被串行ATA(serial ATA)即SATA总线所取代。SATA
作为新-代磁盘接口总线，采用点对点方式进行数据传输，内置数据/命令校验单
元，支持热插拔，具有150MB/s(SATA 1.0)或300MB/s(SATA 2.0)的传输速
度。目前SATA已在存储领域广泛应用，但国内尚无独立研发的面向FPGA的SATA
IP CORE，在这样的条件下设计面向FPGA应用的SATA IP CORE具有重要的意
义。
本论文对协议进行了详细的分析，建立了SATA IP CORE的层次结构，将设
备端SATA IP CORE划分成应用层、传输层、链路层和物理层；介绍了实现该IP
CORE所选择的开发工具、开发语言和所选用的芯片；在此基础上着重阐述协议
IP CORE的设计，并对各个部分的设计予以分别阐述，并编码实现；最后进行综
合和测试。
采用FPGA集成硬核RocketIO MGT(RocketIO Multi-Gigabit Transceiver)实
现了1.5Gbps的串行传输链路；设计满足协议需求、适合FPGA设计的并行结构，
实现了多状态机的协同工作：在高速设计中，使用了流水线方法进行并行设计，
以提高速度，考虑到系统不同部分复杂度的不同，设计采用部分流水线结构；采
用在线逻辑分析仪Chipscope pro与SATA总线分析仪进行片上调试与测试，使得
调试工作方便快捷、测试数据准确；严格按照SATA 1.0a协议实现了SATA设备
端IP CORE的设计。
最终测试数据表明，本论文设计的基于FPGA的SATA IP CORE满足协议需求。
设计中的SATA IP CORE具有使用方便、集成度高、成本低等优点，在固态电子硬
盘SSD(Solid.State Disk)开发中应用本设计，将使开发变得方便快捷，更能够适应
市场需求。
关键词： 串行ATA：现成编程门阵列；吉比特收发器；IP核