基于LVDS的高速图像数据存储系统设计

Design for High-Speed Image Data Storage Memory Based on LVDSM a Zhigang ，Zhu Simin ，Liu W enyi(1.Key Laboratory of Instrumentation Science＆ Dynamic Measurement ofMinistry of Education，North University of China，Taiyuan，03005 1，China；2.Colege of Information Science and Engineering，Shanxi Agricultural University，Taigu，030801，China)Abstract：Due to the characteristics of large amount of data and high rate of transmission in asystem of remote image acquisition，a remote image storage system based on low voltage dif-ferential signaling(LVDS)is introduced.The FPGA is designed as the core，and the LVDS in-terface solution string and the drive chip are combined，thus ensuring the effectiveness of re-ceiving remote data.Meanwhile，the alternative two-plane FLASH programming method is a-dopted to storage the image data.It achieves the speed of 28.95 MB/s for storage of real-timeimage data.Experiments prove that the data storage system is stable and reliable and it canmeet practical requirements。

Key words： data storage system ； alternative two-plane； low voltage differential signaling(I VDS)目 在航天测试中往往需要采集并存储各类高速图像、缓变、速变、冲击、振动等数据，有些数据的采集通常要求很高的采样率，因此，所需的存储容量也十分巨大。自20世纪末，各航空航天大国开始研制固态存储器。固态存储器主要使用 FLASH作为存储介质，由于其存储密度高、可靠性高、容量大、数据不易丢失、体积孝质量轻，因此成为数据存储器设计的主流方案 J。

收稿 日期 ：2012-04-05；修 订 日期 ：2012-1I-05庞大的信息量对数据传输接口的信号带宽及传输速率的要求越来越高。传统的数据传输接口如 RS-232，RS-422及 RS-485等，在传输速度、功耗及距离上已经无法满足大容量信息传输的需要。

因此迫切需要-种传输可靠、速率高、功耗低的数据传输方式口]。低压差分信号技术(Low voltagedifferential signaling，LVDS)使用极 低 的摆 幅通过双绞电缆传输数据，是-种最高传输速率可达1.923 Gb/s的通用接口技术，并且由于其低压差分的传输方式，具有较强的抑制信号干扰功能，大大提高了数据传输的距离、速率和可靠性3]。

第 3期 马志刚，等：基于 LVDS的高速图像数据存储系统设计 3831 设计方案随着电荷藕合元件 (Charge-coupled device，CCD)图像传感器像素阵列技术的不断发展和采集速率的提高，传感器单位时间内采集的数据量也不断增加，因此需要的数据传输速度也越来越高，本文针对遥测系统图像采集的任务需要，提出了基于LVDS的高速远程图像数据存储系统设计方案。

在设计中，图像数据由CCD图像传感器采集，图像数据通过 LVDS进行高速、低功耗传输。本系统图像输入数据速率达到 28.95 MB/s，图像帧率为100帧/s，采样位数为 8 bit/像素。

2 存储器硬件设计本文设计的高速远程图像存储系统主要由数据存储器、地面测试设备、计算机组成，如图 l所示。数据存储器(FLASH)主要记录图像传感器回传的遥测图像数据；地面测试设备主要完成对数据记录器的单元 自测，模拟实测环境通过 100 I"1.的长线电缆发送数据，计算机通过 USB2.0接口与地面测试设备通信，通过计算机软件发送命令来控制地面测试设备及记录器的工作状态。系统中的FPGA采用 XC2S200芯片，完成整个存储系统的逻辑控制 。

图 1 存储系统设备组成框图2.1 LVDS接口电路设计数据发送端的图像传感器采用 LVDS串化器芯片 DS92LV1023作为发送器，对 1O位并行图像数据进行串化。数据记录器接收端采用相应的LVDS解串器芯片DS92LV1224作为接收器对串行的图像数据再进行并行转换，接口电路如图2所示。

图 2 数据接收端原理图存储器的 DS92LV1023，DS92LV1224芯片组采用 主 动 工 作 模 式，即 数 据 传 输 时无 需 对DS92LV1023芯片进行上电有效设置。在此工作模式下 ，芯片组上 电后将输 出管脚置为三态 ，然后锁相环启动，串化器的TCLK引脚及解串器 REF-CLK引脚分别 锁定本地 时钟，再 由解 串器 的LVDS端口发送0000001l11l1”同步信号，解串器锁相环锁定到内嵌时钟中，若锁定成功，其 LOCK引脚置低，说明系统已经同步，此时数据串化器可以正常发数。同时当其引脚 TCLK-R/F为高电平时，DS92LV1023芯片将在时钟 TCLK上升沿到来时将端口的 10位数据先存人锁存器中，发送时再从中取出数据，加上-个起始位l和-个停止位0共 12 bit，依次发送到串行差分输出端口。

384 数 据 采 集 与 处 理 第 28卷解串器 DS92LVI224将接收的串行数据存人锁存器中，根据发送的数据重建 RCLK时钟，再与解化的 串 行 数 据 - 起 并 行 输 出。若 解 串 器DS92LVI224锁相环失锁，其 LOCK引脚将置高，则 DS92LV1023将改发同步信号。

由于高速信号在远距离传输时会衰减，为保证数据的传输质量，通常在设计 LVDS传输时会使用驱动器及均衡器，以实现信号的远程传输。在设计 中，采用 CLC001驱动器及 CLC014均衡器来优化电缆的信号传输质量，CLC001芯片采用适合的电阻匹配，使输出信号达到最优幅度，不会因信号抖动 过大使 信号 在接 收端 出现关 闭 的情况，CLC014芯片对远程传输后的信号进行均衡，通过增益来补偿电缆上的信号衰减，保证数据传输的稳定性 。

2.2 存储拈电路设计本设计 采用 三 星 公 司生 产 的 FLASH 芯 片K9WBG08UIM作为数据存储单元，该芯片容量为 4 GB，页编程时间约为 200 p.s，读写速度最高达40 MB/s，故读写-页(4 KB)所需时间 丁w 为Twg- × 4 096- 97.66 Fs若采用传统的单页面编程方式，即对 FLASH的每-块依次进行页编程，等上-块写满再进行下- 块的编写，则可计算出FLASH的平均写入速度A 为- 13·12 MB/200 9 66 0 s - ( 7. )× 1 其写入速度远不能满足系统 28.95 MB/s的输入速度。因此，本设计采用交替 two-plane写入方式，利用 FLASH不同的 Devices可以单独写入的特点，根据不同的片选信号 CE1，CE2分别存储数据，这样可以提高芯片的写入速度，硬件电路如图 3所示 。

CLE IOOALE IO1WE Io2RE IO3R/B1 IO4R/B2 IO5CE1 106CE2 IO7W P暑暑星图 3 FLASH存储硬件电路29 DO3O D131 D242 D5垒王44 D73 存储器逻辑设计3.1 存储器编程逻辑设计存储器的FLASH采用交替双平面写入模式，即将 FLASH 的 Device#1中 plane 0和 plane 1设为 A组 ；Device#1中 plane 2和 plane 3设为 B组 ；Device#2中 plane 0和 plane 1设为 C组 ；De-vice#2中 plane 2和 plane 3设为 D组。写完 A组页寄存器地址后，在 A组的 200 s编程时间内对 B，c，D组依次进行写操作，当D组写完页寄存器地址后 ，A组已完成编程，可以进行下-轮数据存储。这样可以实现时间的复用，实现高速存储，逻辑时序如图4所示。采用交替双平面编程方式，单片FLASH写入峰值速度可达到 33 MB/s，写入速度 TwR-4 096×4/33-496 s>2OO s，也满足实际需求 。

A组B组C组D组页编程页编程页编程墨寄存器i地址A组写i B组写 j c组写寄存器j寄存器j寄存器 地址 地址 地址图4 FLASH片内写操作时序图3.2 高速数据接收逻辑设计为保证数据的有效解码 ，LVDS数据 的参考时钟必须与发送和接收端的输出频率-致，同时利用LVDS解串器 DS92LV1224自身的恢复时钟控制数据的接收和缓存，保证数据正常下发。LVDS数据的接收时序如图 5所示，其中，Fifo-wr表示数据缓存器的写时钟信号，Inv-Flag表示无效标志位，LVDS-rclk表示解 串器 DS92LV1224自身 的恢复时钟 ，LVDS-data表示经解 串器解码的数据 ，在时钟上升沿时，首先对解 串的 10位数据低两位进行分析，当判断到数据的低两位是00”时，表示LVDS rcLⅧ S dataInv。

FlagFifo wr2位是V低2位是V低2位是V低2位是 ” ，、 ” ，、 1 1” ，、 n "厂--] 厂-厂] 厂] 广]图 5 LVDS数据接收时序 图～-～-～--～第 3期 马志刚，等：基于 LVDS的高速图像数据存储系统设计 385接收到的是无效数据，此时将 Inv-Flag置0，数据无需写入先进先出存储 电路 ；当判断到数据低两位为11”时，表示接收到的数据是有效的，此时将Inv-Flag置1，并在时钟下降沿时将数据写入先进先出存储电路Ⅲ5]。

3.3 存储器单机测试逻辑设计存储器的单机测试操作主要包括数据擦除、启动记录及数据回读 3个过程。擦除是指将存储器中的数据全部清空，将其写为全 0XFF；启动记录是指将存储器转入数据采集状态，等待接收地面测试设备启动命令后，开始存储其发来的数据；数据回读是指从存储器中将存储的数据读出传送至计算机，并通过软件分析数据是否正确，以验证存储器的工作情况。存储器的单机测试流程为：系统上电后先对存储器擦除，将原有数据清零。当接收到擦除完成的状态指示后，启动记录，存储器进入工作状态，等待接收地面测试设备数据，当接收到数据后，存储器进入高速存储状态。数据回读时，需要系统重新上 电，才能对 FLASH 进行读取操作 。

4 测试结果在系统自检状态下，地面测试设备模拟发送模拟信号源数据给存储器，存储器对数据进行存储。

数据存储完毕，测试设备将存储器中数据读出并送到计算机，进而使用软件进行分析。计算机软件还可以对读回存储器数据进行完整性判读。经多次单机和实测试验验证，存储器系统存储数据的平均误码率(看轰蓑 )低于1/108，完全满足测试要求。

5 结束语本文设计的高速远程图像数据存储器采用交替双平面的页编程方式写人数据，数据的接收拈采用 LVDS解串芯片及驱动芯片相配合，有效保证了数据的接收和存储，完全满足高速存储的设计要求，经实际试验应用证明，具有较高的可靠性，能够满足测试任务需要 。